#1 麻烦了，耗子说卖不出去真的卖不出去了
发表于 ： 2025年 10月 22日 09:30
这个网站台积电的估计不少。
这个网站台积电的估计不少。
大数值孔径，景深就短，如果景深也只有1nm这样的，考虑到硅片的表面粗糙度，投影成像就很困难，
这一般玩过相机macro的都懂吧？
叔当年一个台湾学生，9年才毕业，毕业后去了台积电
；完了
耗子药失业了
耗子在掐我第稀土脖子
耗子躲躲闪闪地不肯说为啥大口径（NA）的euv光刻机不行
其实就是大口径的投影景深太小，对硅片表面粗糙度要求太高了，
这不，正好党妈一把掐死稀土氧化铈抛光液的出口
嘿嘿，你们不让我活，我也不让你们活，一起死吧！
弃婴千枝 写了： 2025年 10月 22日 09:50耗子躲躲闪闪地不肯说为啥大口径（NA）的euv光刻机不行
其实就是大口径的投影景深太小，对硅片表面粗糙度要求太高了，
这不，正好党妈一把掐死稀土氧化铈抛光液的出口
嘿嘿，你们不让我活，我也不让你们活，一起死吧！
耗子不懂这个。
你逼他他也说不出来。
与其说是粗糙度，不如说是平整度
晶圆在加工过程中逐渐积累的中心到边缘的厚度不一致
弃婴千枝 写了： 2025年 10月 22日 09:50耗子躲躲闪闪地不肯说为啥大口径（NA）的euv光刻机不行
其实就是大口径的投影景深太小，对硅片表面粗糙度要求太高了，
这不，正好党妈一把掐死稀土氧化铈抛光液的出口
嘿嘿，你们不让我活，我也不让你们活，一起死吧！
晶圆本身平展度是原子级 而且上面还得有至少两层辅助层 辅助层有益于提高平展度 最后基本在100爱以内 才是光刻胶 平展度根本不是问题
氧化铈抛光液別人巴不得鳖禁运原料 瞥完全是在亏本倾售
Linjiaojiao 写了： 2025年 10月 22日 10:41晶圆本身平展度是原子级 而且上面还得有至少两层辅助层 辅助层有益于提高平展度 最后基本在100爱以内 才是光刻胶 平展度根本不是问题
氧化铈抛光液別人巴不得鳖禁运原料 瞥完全是在亏本倾售
你表面平了屁用没有，你还得保持严格的原子级的垂直度，一旦倾斜个把nm就完蛋了
另外，景深小了后，投影中心与投影周边也会有距离差，只能保证中心清晰，是不是？
Linjiaojiao 写了： 2025年 10月 22日 10:41晶圆本身平展度是原子级 而且上面还得有至少两层辅助层 辅助层有益于提高平展度 最后基本在100爱以内 才是光刻胶 平展度根本不是问题
氧化铈抛光液別人巴不得鳖禁运原料 瞥完全是在亏本倾售
纯属外行，
晶圆平整度对于工艺和最后良率影响很大。
CMP只能在部分程度上改善，然而还是无法消除晶圆中心到边缘的平整度问题。
如果前段平整度没有控制好，CMP也没用，因为光刻底层不是能放多厚就可以放多厚的
你就是典型的不懂装懂。
弃婴千枝 写了： 2025年 10月 22日 10:48你表面平了屁用没有，你还得保持严格的原子级的垂直度，一旦倾斜个把nm就完蛋了
另外，景深小了后，投影中心与投影周边也会有距离差，只能保证中心清晰，是不是？
垂直不垂直是光刻和蚀刻定义的，半导体的三维结构不是长上去而是刻上去的。
但是dof小的确会造成光刻胶倒塌
在芯片这个问题上，目前即使西方解决了稀土，土共照样可以做到。
就是包围台湾逼迫统一。
以前围岛演习是三天，以后我来个三星期，然后三个月。
耗子这种农民的狡黠总是不经意间流露出来
snowman 写了： 2025年 10月 22日 10:54纯属外行，
晶圆平整度对于工艺和最后良率影响很大。
CMP只能在部分程度上改善，然而还是无法消除晶圆中心到边缘的平整度问题。
如果前段平整度没有控制好，CMP也没用，因为光刻底层不是能放多厚就可以放多厚的
你就是典型的不懂装懂。
这个谁不知道
C MP要求中心到边在 1nm以内
CMp的单位是爱
后面还要用CVD和旋涂辅助层 基本要中心到边 1 nm以内
光刻胶厚度是feature尺寸三倍以内 现在 50 nm附近 不够transfer到到晶圆 所以下面才有辅助层 hard mask
弃婴千枝 写了： 2025年 10月 22日 10:48你表面平了屁用没有，你还得保持严格的原子级的垂直度，一旦倾斜个把nm就完蛋了
另外，景深小了后，投影中心与投影周边也会有距离差，只能保证中心清晰，是不是？
对 所以光斑很小 要scan过去 叫scanner 所以要双工作台
弃婴千枝 写了： 2025年 10月 22日 10:48你表面平了屁用没有，你还得保持严格的原子级的垂直度，一旦倾斜个把nm就完蛋了
另外，景深小了后，投影中心与投影周边也会有距离差，只能保证中心清晰，是不是？
所以选光刻胶时 谁胜 就在于光斑外边 的质量 本子就是做得好 Dow就是糊了
Linjiaojiao 写了： 2025年 10月 22日 11:17这个谁不知道
C MP要求中心到边在 1nm以内
CMp的单位是爱
后面还要用CVD和旋涂辅助层 基本要中心到边 1 nm以内
光刻胶厚度是feature尺寸三倍以内 现在 50 nm附近 不够transfer到到晶圆 所以下面才有辅助层 hard mask
叔没让你背光刻课本。光刻底层的厚度选择需要根据模拟，按照最佳反射量优化，您老认为CMP打磨无敌的就没考虑到能往下磨多少也是有限度的
更何况CMP优化不好，本身也会引入平整度问题
IBM就是被你这种傻逼害成现在这种烂样的
snowman 写了： 2025年 10月 22日 11:23叔没让你背光刻课本。光刻底层的厚度选择需要根据模拟，按照最佳反射量优化，您老认为CMP打磨无敌的就没考虑到能往下磨多少也是有限度的
更何况CMP优化不好，本身也会引入平整度问题
IBM就是被你这种傻逼害成现在这种烂样的
没现场干过
搞模拟的一个人一个结果 同行见面就干架
无论台巴与intel根本不信
都是各干各的doe
模拟完了当然要跑个工程matrix 确认结果，从哪开始倒，从哪开始有footing一清二楚